数字波束形成技术充分利用阵列天线所获取的空间信息，通过信号处理技术使波束获得超分辨率和低副瓣的性能，实现了波束的扫描、目标的跟踪以及空间干扰信号的零陷，因而数字波束形成技术在雷达信号处理、通信信号处理以及电子对抗系统中得到了广泛的应用。数字波束形成是把阵列天线输出的信号进行AD采样数字化后送到数字波束形成器的处理单元，完成对各路信号的复加权处理，形成所需的波束信号。只要信号处理的速度足够快，就可以产生不同指向的波束。由于数字波束形成一般是通过DSP或FPGA用软件实现的，所以具有很高的灵活性和可扩展性。本文主要介绍了一个自适应波束形成器的原理及其实现方法，结合当今最先进的可编程芯片，包括数字信号处理器(DSP)，现场可编程逻辑门阵列(FPGA)实现了数字波束形成，适用于如3坐标雷达系统等复杂阵列信号处理系统。其研制成果已应用在多部相控阵雷达中，缩小了我国在这个领域与其他国家之间的差距，具有重要的经济意义和军事意义。
1 数字波束形成系统的基本结构
采用数字方法对阵元接收信号加权处理形成天线波束，阵列天线阵元的方向图是全方向的，阵列的输出经过加权求和后，将阵列接收的方向增益聚集在一个方向上，相当于形成了一个波束，这就是数字波束形成的物理意义。数字波束形成器一般由两个主要部分组成，一部分是以数字信号处理器和自适应算法为核心的最优(次优)权值产生网络，另一部分是以动态自适应加权网络构成的自适应波束形成网络。波束形成算法是波束形成的核心和理论基础，他通过接收的信号和一些先验知识计算出加权因子，然后再对输入的信号在波束形成网络中进行加权处理完成波束形成。
当进行多波束形成时，系统基本构成如图1所示。阵列天线每个阵元收到的信号经过混频、中放和正交相位检波，变为正交视频信号I和Q分量，再分别经由AD变换器转变为数字量I和Q，将数字信号送入波束形成运算器，分别与N组权值进行复数乘法运算，即得到所需的N个波束通道的信号。数字波束形成运算器由FPGA通过编程实现，主要进行权值的存储和把各路波束所需的权值信息存储于FPGA内部的存储模块中，通过进行乘加运算，来实现多波束的产生。
本文选用Altera公司的STRATIX器件，及其仿真软件QuartusⅡ4.1，运用VHDL语言与Altera的megafun-citions模块化函数库相结合编程设计来实现数字多波束形成器。文中举例所用的天线阵为N阵元等距线阵，在数字波束形成部分要实现十路数字波束形成。
2基于FPGA和ADSP器件的数字波束形成器的实现
2.1硬件组成
数字波束形成器由3片FPGA和1片ADSP-21060器件来实现，其中第一片和第二片FPGA完成输入接收通道的校正以及复数乘法累加运算并最终形成十个波束；第三片FPGA完成整个系统的的时序和模式控制并将前两片FPGA运算的结果合成后输出，需要时副瓣对消的运算也在这一片完成。ADSP-21060器件主要完成接收通道校正系数和波束形成系数的实时计算，需要时进行副瓣对消系数的计算和发射通道校正运算。系统组成框图如图2所示。
其中总线上的标号解释如下：
1：输入的多通道A／D中频采样后的数字信号；
2：第三片FPGA传输控制信号给前两片FPGA；
3：前两片FPGA乘法累加运算结果输出到第三片FPGA；
4，5，6：ADSP-21060与FPGA的数据总线；
7：数字波束形成器的最终输出数据；
8：外部输入的模式控制信号。
为了让硬件平台具有很强的通用性，对于FPGA器件，选用了Altera公司含有大容量片内RAM和硬件乘法器的Stratix系列的EPlS60芯片，该芯片有18个硬件乘法器模块，内部存储空间达到5 215 kb，逻辑单元数达到了57 120 les，完全能满足此波束形成器的实现，并能利用冗余空间放置其他运算单元和控制模块，基本实现了系统的集成化模块化设计。且此器件的运算频率完全满足需要，片内大量的剩余资源空间可以提供给后续部分的使用。
最终3片FPGA芯片的资源占用情况分别为：对于FPGAl芯片，编译后的资源为占用18个硬件乘法单元，占用1 680 kb／s片内存储空间，占用逻辑资源16 791 les；对于FPGA2芯片，编译后的资源为占用18个硬件乘法单元，占用1 680 kb片内存储空间，占用逻辑资源15 608 les；对于FPGA3芯片，编译后的资源占用为占用0个硬件乘法单元，占用103 kb片内存储空间，占用逻辑资源7 599 les。由以上具体数据可见，对于FPGA1和FPGA2芯片，因为需要做大量的乘法累加运算，芯片的硬件乘法单元已全部占用，但片内存储空间只占用了32％，逻辑单元最多也只占用了不到30％。
2.2 工作过程
数字波束形成器由3片FPGA和1片ADSP-21060器件来实现功能，其中FPGA器件主要完成输入输出数据的缓存以及大量的乘法累加运算并产生或传输所需的各种时序和控制信号，ADSP-21060器件主要完成所需各种系数的实时计算。下面分别加以具体说明。
2.2.1 FPGA的工作过程
这样可以利用波束形成系数的共扼关系，将原本占一半数据量的复数乘法运算变为加减运算，大大降低了乘法器的使用量。
FPGA1和FPGA2器件基本功能相同，他由存储器模块、接收校正网络、复数乘法累加器、地址和控制信号产生模块以及输出FIFO等几个模块实现。多路中频回波I，Q信号进入FPGA器件后首先进入双口RAM暂存，若当前工作在接收校正模式，则ADSP-21060器件会从此双口RAM中读取数据以计算接收校正系数，若工作在正常模式，则FPGA会自己产生地址和控制信号，将此双口RAM中的数据读出进入接收校正网络，同时进入此网络的还有ADSP-21060器件计算出的接收校正系数，在这个网络中完成接收通道的校正后数据进入主乘法器，即复数乘法累加器，这一步运算需要用到波束形成系数，这个系数仍然是由ADSP-21060器件实时计算出并放在FPGA中相应的双口RAM里，通过地址和控制信号产生模块可以将从双口RAM中读出的数据和接收校正网络输出的数据在乘法累加器前级进行路数和距离单元的对齐。复数乘法累加器的输出最后进入FIFO在时间和距离上进行重排，最终输出到FPGA3。FPGA1／FPGA2器件的功能框图如图3所示。
对于FPGA3器件，主要完成控制、时序和数据信号的传输、波束乘累结果数据的合成、副瓣对消的运算以及发射通道校正的进数和送数等功能。前两片FPGA乘累结果进入FPGA给3后按照距离单元进行合成，然后进入副瓣对消模块。副瓣对消时由21060实时计算出对消系数送进FPGA3的副瓣对消模块，同时对消通道的数据也进入此模块与系数进行乘累操作，乘累结果再与合成后的波束形成结果进行副瓣对消运算，结果直接输出下一级信号处理单元。发射通道校正时，发射通道的数据先进入FPGA3的RAM中暂存，由ADSP-21060器件取出进行相应处理，并将解算出的发射通道幅度和相位信息送回FPGA3对应的RAM中，再由FPGA3输出到相应系统进行后续操作。同时FPGA3还接收输入的控制命令，并将所有控制命令分解后按不同需求分别送给FPGA1，FPGA2和ADSP-21060器件以控制所有器件的正常工作。
2.2.2 ADSP的工作过程
在这个数字波束形成器中，ADSP-21060器件主要完成以下功能：接收通道校正时40路校正数据的进数以及对进数进行运算处理以得到接收通道校正的系数并将此系数输出到FPGA1和FPGA2中；发射通道校正时1路校正数据的进数以及对进数进行运算处理以解算出每行发射机对应的幅度和相位数据并将此数据输出到FPGA3中；根据当前工作模式和工作频率实时计算出波束形成系数并输出到FPGA1和FPGA2以参与运算；副瓣对消时完成对消通道的进数并利用此数据和主通道数据实时计算出副瓣对消系数，将此系数输出到FPGA3以进行副瓣对消的运算。
DSP程序上电初始化以后就等待同步中断，进入同步中断服务子程序里取工作模式控制字并对各种寄存器和标志位进行相应赋值。在Tr中断到来后判断当前的工作模式，如果当前工作在接收校正模式则开始从FPGA中的RAM取数，取数完成后进行接收校正的相应运算，在运算完成后将接收校正系数以DMA方式输出给FPGA；如果当前不是校正模式，则根据频率点和工作模式代码开始实时计算波束形成系数并将此系数通过DMA传输方式输出给FPGA参与乘法累加的运算。这些都完成后再判断当前是否需要做副瓣对消，如果需要的话，再从第三片FPGA中取出对消通道以及主通道的数据，利用这些数据实时计算副瓣对消系数，并将此系数输出给FPGA3以进行副瓣对消的运算。至此ADSP-21060器件的主要功能已经完成，程序重又回到等待同步中断状态。
2.3 测试结果
本文介绍的数字波束形成器已成功应用于多部雷达并取得很好的效果。下面给出几个前期测试的数据图表。图4，图5为在两个不同工作频率下，接收通道校正后由天线接收的扫角信号通过波束形成后按-39 dB加权在某一个波束输出的结果。图中横坐标为扫角信号角度间隔，满刻度为0°～60°；纵坐标为分贝数。由图可见，最大副瓣低于-37.5 dB。
3 结 语
波束形成器是双(多)基地雷达、高频超视距雷达、三坐标雷达、相控阵雷达以及智能天线的核心部件之一，在保证运算速度和计算精度的前提下，本文提出的利用FPGA和ADSP器件实现的数字波束形成器较好地完成了预定的技术指标，逻辑设计采用VHDL语言结合原理图方式进行，有利于ASIC设计；通用DSP器件21060的使用则可以满足实时计算波束形成系数和副瓣对消系数的要求。本波束形成模块经实际电路测试表明完全满足系统要求的20 M的波束形成速度要求，已经成功应用于多部现役雷达中，效果较好性能稳定，具有很高的实用价值。
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