SHARC 处理器的系统设计中有一些关键的信息，这些信息旨在帮助硬件工程师，固件或软件工程师减少设计周期。

下面的一些建议在各个 SHARC 处理器硬件参考手册中也有说明，这些建议主要分为三部分：硬件电路设计指导，软件程序和窍门以及调试技巧。除非特别说明，这些技巧适用于所有 SHARC 处理器。

硬件和电路板设计检查点（这部分为电路板设计者提供技巧）

SPI 接口

ADSP-2126x 和 ADSP-21362/3/4/5/6 vs. ADSP-21367/8/9 和 ADSP-2137x SHARC 处理器的 SPI 引导接口

以上列出的 SHARC 处理器都支持从 SPI 存储设备进行引导装载。当配置为 SPI flash 启动时，它们 能够从板上的 SPI 存储设备中进行应用程序镜像的引导装载。

大多数常用的 SPI flash 设备在上电后执行第一条指令前都需要一个片选信号的下降沿。对于 ADSP-2126x 和 ADSP-21362/3/4/5/6 的 SPI flash 片选需要 4.7KΩ 上拉电阻。因为没有内部上拉信号， 这些处理器不能自动产生逻辑高/低转换，所以，在处理器驱动第一条指令之前，SPI flash 片选信号 可能处于逻辑低(或者未定义)的状态。由于具有内部上拉电阻，ADSP-21367/8/9 和 ADSP-2137x 处 理器不再需要上拉电阻就可以保证 SPI flash 引导装载操作过程中所需的下降沿。ST Microelectronics MP25P80 串行 flash 设备就是有此要求的设备之一。

MOSI 和 MISO SPI

接口要求所有 MOSI 管脚和 MISO 管脚分别连接在一起。为了避免可能对管脚造成损坏，请检查 是否有管脚被交换。MISO 与 MISO，MOSI 与 MOSI 相连接。如果外设管脚的名字是 DIN 或 DOUT， 按照它们的主从功能进行连接。恰当的原理图信号名字可以避免混淆。

JTAG 设计和引导问题

大部分系统最初都设计了 JTAG 连接，这样原型和预生产单元可以通过 JTAG ICE(在线硬件仿真器) 进行测试和调试。这时，JTAG /TRST 信号(TAP reset)是由 ICE 驱动。然而，如果系统运行在由引导 操作下的独立模式或 ICE 没有使用的时候，需将/TRST 信号接地。如果未将/TRST 接地，将导致运行 时引导失败或内存访问失败。此外，因为SHARC 处理器的该信号已有片上上拉电阻，不建议使用/TRST 的下拉电阻。JTAG 系统设计指导请参考 Analog Device JTAG Emulation Technical Reference(EE-68)。

双线接口(TWI)

片上的双线接口是 I 2 C 兼容的外设。因为 SCL 和 SDA 都是开漏极，所有 TWI 信号需要按照 I 2 C 标 准增加上拉电阻。(参照 I 2 C 标准和 I 2 C 兼容设备数据手册确定上拉电阻值)。

驱动/RESET 输入

避免使用 RC(电阻/电容)电路驱动 SHARC 处理器的/RESET 输入信号。建议使用电源监控芯片驱动 上电和手动/RESET 信号。RC 网络与施密特触发电平门结合也可以驱动/RESET 输入。

旁路电容

在高速操作环境下，为内部供电选择适当的旁路电容很关键。电容和电路上的多余寄生电感会降低 高频环境下的效率。当处理器工作在 100MHz 以上时，有两个问题是必须考虑的。首先，电容应该 体积小，同时引线短以减小电感。大小为 0402 的表贴电容比大体积电容具有更好效果。其次，小电 容容易在 LC 电路中激起共震频率。尽管几个 0.1uF 电容在 50MHz 以下工作正常，500MHz 的 VDD_INT 首选 0.1，0.01，0.001uF 混合连接甚至 100pF 电容。

AVDD 供电的滤波电路

这部分适用于 ADSP-2116x，ADSP-2126x 和 ADSP-21362/3/4/5/6 的 SHARC 处理器。这些器件的数 据手册推荐为片上的 PLL 的 AVDD 供电提供滤波电路。老版本数据手册建议使用 10Ω 串联电阻， 为了更好的抗噪和 PLL 稳定性，现在采用高阻抗(600-1000Ω@100MHz)的铁氧体磁珠。

未用的输入信号

决不允许未使用的处理器输入管脚悬空。根据输入信号的活动极性，使用上拉或下拉电阻。上拉电 阻建议阻值为 10KΩ，下拉电阻建议阻值为 100Ω。只有内部具有上拉或下拉电阻的输入管脚允许悬 空。请查阅器件芯片数据手册确定默认下哪些输入管脚有内部上拉/下拉电阻。使信号线悬空，例如未使用的总线请求信号(/BRx)和主机突发请求(/HBR)悬空都可能导致引导失败和在应用程序运行期 间的其它问题。

EZ-KIT Lite 原理图

EZ-KIT Lite®评估系统原理图是很好的入门参考。因为 EZ-KIT Lite 是作为评估和开发使用，有时会 增加额外的电路。由于有时器件没有安装或者会增加一些器件以方便访问等原因，请仔细阅读 EZ-KIT Lite 开发板的原理图。可以从网上获得 SHARC 处理器 EZ-KIT Lite 开发板的设计数据库， 这包括设计，布线，制作和装配的所有电子信息： ftp://ftp.analog.com/pub/tools/Hardware/Reference_Designs.

测试点和信号访问

通过添加信号测试点可以帮助在原型板上调试处理器，信号例如 CLKOUT/RSTOUT，SDRAM 时钟 (SDCLK)，/MSx 内存页面选择，/BMS 以及/RESET。如果诸如引导模式(BOOTCFG)或者内核时钟 速率(CLKCFG)的管脚是直接连到电源或者接地，则在 BGA 封装芯片上无法访问。为了便于调试， 使用上拉或下拉电阻而不要直接将信号接电源或地。

信号完整性技巧

快速信号的上升时间和下降时间是信号完整问题的主要原因。SHARC 处理器管脚与管脚之间的边沿 速率是不同的。同样地，有的管脚比其它管脚对噪声和反射更敏感。使用简单的信号完整性方法就 能够避免引起外部时钟和同步信号的传输线上的反射。下列外设和信号的短导线和串行终端十分关键：

• SPORT 接口信号(TCLK，RCLK，RFS 和 TFS)：这些信号上的噪声和短脉冲会引起 SPORT 口功 能失常。征兆例如 SPORT 上锁状态，通道交换，通道移位和数据损坏都可能是由于这些信号线 上的短脉冲引起的。因此，未避免长导线或仿真预示的反射结果，在这些线上需要使用终端电 阻。 „
• CLKIN 源端：使用无源晶振作为 CLKIN 的输入，应该根据晶体制造商的建议使用电容。尽量采 用基本模式晶振。如果使用有源晶振作为 CLKIN 的输入，处理器的 XTAL 管脚悬空(不接)。请 参考数据手册上 XTAL/CLKIN 电路设计，使用推荐的器件值。为避免将高速信号线靠近(下 面)XTAL/CLKIN 信号电路。串话可能引入噪声，影响 PLL 的性能。当使用外部振荡器驱动 CLKIN，使用宽频振荡器减少由于时钟源引入的 EMI.多 SHARC 处理器系统中，使用失真低的 时钟缓存/驱动器，用单独时钟振荡器获得 CLKIN 信号。 „
• SDRAM 时钟，控制线，地址线以及数据线都可以从短导线和串行终端获益，以避免反射，降低 不需要的 EMI。 „
• 尽量避免使用芯片插座，例如内存芯片。插座会因为额外的塑料降低信号完整性性能。当信号具有多个源端时，保持短导线可能会比较困难，此时使用仿真比较合适。IBIS 模型能协助信号 仿真，可从 Analog Device 的网站获得。

常规指导原则

• SHARC 处理器上电：同时为两个电源供电(VDDINT[内核电源供电]和 VDDEXT[IO 电源供电])。 如果二者无法同时启动，在供电稳定的时间差不能超过数据手册上的说明。(tIVDDEVDD[VDDINT 比 VDDEXT 超前的时间])。
• 复用信号：注意具有 I/O 功能的复用信号。这些信, 号在/RESET 以后具有默认功能;软件编程能实 现默认功能和期望功能之间的转换。从系统设计的观点来看，可能导致信号冲突。例如下面的 例子：
  • ADSP-21367/8/9SHARC 处理器，/MS2 和/MS3 与标志和中断管脚复用。上电以后，信号配 置为输入。所以如果用作内存选择信号，这些信号需要使用上拉电阻避免外部端口冲突。 例如，/MS(bank1)用作外部 flash 存储器的引导启动。与/MS2 或/MS3 接口的存储设备可能 误会片选信号管脚上的逻辑电平，从而开始驱动总线，引起总线冲突。
  • 另一个例子是关于ADSP-2137xSHARC处理器的RSTOUT/CLKOUT信号与运行重启功能的 复用(见图 1)。在/RESET 信号启动时和启动后，该信号作为 RSOUT 功能。执行代码将该信 号配置成输入，运行重启信号。当作为重启功能使用时，ADSP-2137x 处理器的 RSTOUT/CLKOUT 信号应该由主机的开漏极输出驱动。在上电时以及上电以后，除非软件 把它配置成输入，执行重启信号，这个信号都是作为输出使用。如果此时将它与活动主机 的开漏级输出连接，可能导致冲突甚至损坏驱动器。
• 引导存储设备片选：ADSP-2106x 和 ADSP-2116x SHARC 处理器具有驱动并行引导存储设备的 专用信号(/BMS[字节内存选择])。ADSP-2126x 和 ADSP-21362/3/4/5/6 处理器没有专门的引导存 储设备选择信号，所以，存储设备的选择需要通过处理器的并口地址驱动。ADSP-21367/8/9 和 ADSP-2137x 处理器的/MS1(内存 Bank1 片选)必须用作引导存储设备的选择信号。引导从 bank1 开始。ADSP-21367/8/9 和 ADSP-2137x 处理器没有类似/BMS 的专用信号。

图1 执行重启操作的电行系统框图

• „ SDRAM 地址管脚映射以及 DQM 信号：ADSP-21367/8/9 和 ADSP-2137xSHARC 处理器与 ADSP-21161 处理器相比，具有不同地址管脚映射。使用 32bit 模式时，连接 ADSP-21367/8/9 和 ADSP-2137xSHARC 处理器的 ADDR1 和 SDRAM 的 ADDR0。使用 16bit 模式时，连接 ADDR0 到 SDRAM 的 ADDR0。不同于 ADSP-21161 处理器，ADSP-21367/8/9 和 ADSP-2137x 处理器不 支持 DQM。在 SDRAM 上电过程，一些 SDRAM 需要专门的 DQM 信号。对于这些 SDRAM， 可以在 SDRAM 上电期间，通过处理器的 flag 管脚驱动 DQM 信号。关于 ADSP-21367/8/9 的细 节请参考 Interfacing 133MHz SDRAM Memory to ADSP-21367 SHARC Processor(EE-286)